试题详情
- 简答题在进程中只有当敏感信号是沿触发(即上升沿或下降沿)时,此时综合为时序电路;而在进程中只有当敏感信号是电平沿触发时,此时综合为组合电路。
关注下方微信公众号,在线模考后查看

热门试题
- Verilog语言规定了逻辑电路中信号的
- 简述Verilog HDL编程语言中函数
- 试用verilog语言产生如下图所示的测
- 试设计一个 3/8 译码器,规定模块定义
- 在Verilog语言中什么情况下必需使用
- 编程实现带异步清0、异步置1的D触发器。
- 有限状态机分为()和Mealy两种类型。
- 你所知道的可编程逻辑器件有(至少两种):
- IEEE 标准的硬件描述语言是 ()和
- 阻塞性赋值符号为(),非阻塞性赋值符号为
- 下面是通过case语句实现四选一电路部分
- 在verilog语言中,a=4b’101
- 下面哪个是可以用verilog语言进行描
- 随着EDA技术的不断完善与成熟,自顶向下
- Verilog HDL中任务可以调用其他
- P,Q,R都是4bit的输入矢量,下面哪
- Verilog的基本设计单元是模块。它是
- 在verilog语言中整型数据与()位寄
- 目前国际上较大的PLD器件制造公司有()
- 根据下面的程序,画出产生的信号波形。