试题详情
- 简答题Verilog的基本设计单元是模块。它是由两部分组成,一部分描述();另一部分描述逻辑功能,即定义输入是如何影响输出的。
关注下方微信公众号,在线模考后查看

热门试题
- 子系统设计优化,主要考虑提高资源利用率
- 可编程逻辑器件的优化过程主要是对()和资
- RTL
- 随着EDA技术的不断完善与成熟,自顶向下
- 在进程中什么情况下综合为时序电路?什么情
- 已知“a=1b’1;b=3b’001;”
- 大规模可编程器件主要有FPGA、CPLD
- 元件实例语句“notif1#(1:3:4
- 有限状态机分为()和Mealy两种类型。
- 完整的条件语句将产生()电路,不完整的条
- Verilog语言规定了逻辑电路中信号的
- 设计一个带有异步复位控制端和时钟使能控制
- 基于EDA软件的FPGA/CPLD设计
- 编程实现一个并行加载串行输出的程序,输入
- 已知x=4’b1001,y=4’0110
- Verilog连线类型的驱动强度说明被省
- 下面哪个是可以用verilog语言进行描
- 块语句有两种,一种是begin-end语
- 设计一个带有异步复位控制端和时钟使能控制
- 目前国际上较大的PLD器件制造公司有()