试题详情
- 简答题编程实现两个4位二进制数相减的程序。
关注下方微信公众号，在线模考后查看
热门试题
- 简述有限状态机FSM分为哪两类？有何区别
- 编程实现两个4位二进制数相减的程序。
- IEEE
- 在高速系统设计中，下列哪种优化方案的目的
- 你所知道的可编程逻辑器件有（至少两种）：
- 完整的条件语句将产生（）电路，不完整的条
- 下列代码描述中，不能产生时序逻辑的（）
- Verilog的基本设计单元是模块。它是
- CPLD
- 编程实现带异步清0、异步置1的D触发器。
- 状态机常用状态编码有（）。
- 试用verilog语言产生如下图所示的测
- 在进程中什么情况下综合为时序电路？什么情
- 编程实现带同步清0、同步置1的D触发器。
- Verilog语言与C语言的区别，不正确
- 下列描述中采用时钟正沿触发且reset异
- LPM
- 基于EDA软件的FPGA/CPLD设计
- specparam语句和paramete
- IEEE 标准的硬件描述语言是 （）和